12 ນິ້ວ Dia300x1.0mmt Sapphire Wafer Substrate C-Plane SSP/DSP

ລາຍລະອຽດສັ້ນ:

ດ້ວຍການພັດທະນາວິທະຍາສາດແລະເຕັກໂນໂລຢີ, ຄວາມຕ້ອງການໃຫມ່ສໍາລັບຂະຫນາດແລະຄຸນນະພາບຂອງວັດສະດຸໄປເຊຍກັນ sapphire ໄດ້ຖືກວາງໄວ້. ໃນປັດຈຸບັນ, ດ້ວຍການພັດທະນາຢ່າງໄວວາຂອງແສງ semiconductor ແລະຄໍາຮ້ອງສະຫມັກທີ່ພົ້ນເດັ່ນຂື້ນອື່ນໆ, ຕະຫຼາດສໍາລັບຄ່າໃຊ້ຈ່າຍຕ່ໍາ, ຄຸນນະພາບສູງ, ໄປເຊຍກັນ sapphire ຂະຫນາດໃຫຍ່ແມ່ນການຂະຫຍາຍຕົວຢ່າງຫຼວງຫຼາຍ.

ສົ່ງອີເມວຫາພວກເຮົາ

ລາຍລະອຽດຜະລິດຕະພັນ

ປ້າຍກຳກັບສິນຄ້າ

ສະຖານະການຕະຫຼາດຍ່ອຍ Sapphire 12 ນິ້ວ

ໃນປັດຈຸບັນ, sapphire ມີສອງການນໍາໃຊ້ຕົ້ນຕໍ, ຫນຶ່ງແມ່ນອຸປະກອນການ substrate, ຕົ້ນຕໍແມ່ນອຸປະກອນການ substrate LED, ອີກດ້ານຫນຶ່ງແມ່ນຫນ້າປັດໂມງ, ການບິນ, ຍານອະວະກາດ, ອຸປະກອນປ່ອງຢ້ຽມການຜະລິດພິເສດ.

ເຖິງແມ່ນວ່າ silicon carbide, silicon ແລະ gallium nitride ຍັງມີຢູ່ເປັນ substrates ສໍາລັບ leds ນອກເຫນືອໄປຈາກ sapphire, ການຜະລິດຈໍານວນຫຼາຍແມ່ນຍັງເປັນໄປບໍ່ໄດ້ເນື່ອງຈາກຄ່າໃຊ້ຈ່າຍແລະບາງຂໍ້ບົກພ່ອງທາງວິຊາການຍັງບໍ່ໄດ້ຮັບການແກ້ໄຂ. substrate sapphire ໂດຍຜ່ານການພັດທະນາດ້ານວິຊາການໃນຊຸມປີມໍ່ໆມານີ້, ການຈັບຄູ່ lattice ຂອງຕົນ, ການ conductivity ໄຟຟ້າ, ຄຸນສົມບັດກົນຈັກ, ການນໍາຄວາມຮ້ອນແລະຄຸນສົມບັດອື່ນໆໄດ້ຮັບການປັບປຸງແລະສົ່ງເສີມການຢ່າງຫຼວງຫຼາຍ, ປະໂຫຍດປະສິດທິພາບຄ່າໃຊ້ຈ່າຍແມ່ນສໍາຄັນ, ດັ່ງນັ້ນ sapphire ໄດ້ກາຍເປັນວັດສະດຸ substrate ແກ່ທີ່ສຸດແລະຫມັ້ນຄົງທີ່ສຸດ. ໃນອຸດສາຫະກໍາ LED, ໄດ້ຖືກນໍາໃຊ້ຢ່າງກວ້າງຂວາງໃນຕະຫຼາດ, ສ່ວນແບ່ງຕະຫຼາດສູງເຖິງ 90%.

ລັກສະນະຂອງ 12 ນິ້ວ Sapphire Wafer Substrate

1. ພື້ນຜິວຍ່ອຍ Sapphire ມີຈໍານວນອະນຸພາກທີ່ຕໍ່າທີ່ສຸດ, ມີຫນ້ອຍກວ່າ 50 particles 0.3 microns ຫຼືໃຫຍ່ກວ່າຕໍ່ 2 ນິ້ວໃນຂອບເຂດຂະຫນາດ 2 ຫາ 8 ນິ້ວ, ແລະໂລຫະທີ່ສໍາຄັນ (K, Ti, Cr, Mn, Fe, Co, Ni. , Cu, Zn) ຂ້າງລຸ່ມ 2E10/cm2. ວັດສະດຸພື້ນຖານ 12 ນິ້ວຍັງຄາດວ່າຈະບັນລຸລະດັບນີ້.
2. ສາມາດນໍາໃຊ້ເປັນ wafer ຂົນສົ່ງສໍາລັບຂະບວນການຜະລິດ semiconductor 12 ນິ້ວ (ໃນອຸປະກອນການຂົນສົ່ງ pallets) ແລະເປັນ substrate ສໍາລັບພັນທະບັດ.
3. ສາມາດຄວບຄຸມຮູບຮ່າງຂອງຫນ້າ concave ແລະ convex.
ວັດສະດຸ: ຄວາມບໍລິສຸດສູງໄປເຊຍກັນ Al2O3, sapphire wafer.
ຄຸນນະພາບ LED, ບໍ່ມີຟອງ, ຮອຍແຕກ, ຝາແຝດ, ສາຍ, ບໍ່ມີສີ..etc.

12 ນິ້ວ Sapphire Wafers

ປະຖົມນິເທດ	C-plane<0001> +/- 1 deg.
ເສັ້ນຜ່າສູນກາງ	300.0 +/-0.25 ມມ
ຄວາມຫນາ	1.0 +/-25um
ຮອຍແຕກ	Notch ຫຼື Flat
TTV	<50um
ໂບ	<50um
ຂອບ	Chamfer ປ້ອງກັນ
ດ້ານໜ້າ – ຂັດ 80/50
ເຄື່ອງໝາຍເລເຊີ	ບໍ່ມີ
ການຫຸ້ມຫໍ່	ກ່ອງບັນຈຸ wafer ດຽວ
ດ້ານໜ້າ Epi ຂັດພ້ອມ (Ra <0,3nm)
ດ້ານຫຼັງ Epi ຂັດພ້ອມ (Ra <0,3nm)