English

ຄູ່ມືທີ່ສົມບູນແບບກ່ຽວກັບ Silicon Carbide Wafers/SiC wafer

ບົດຄັດຫຍໍ້ຂອງ SiC wafer

 Silicon carbide (SiC) wafersໄດ້​ກາຍ​ເປັນ​ຊັ້ນ​ລຸ່ມ​ຂອງ​ທາງ​ເລືອກ​ສໍາ​ລັບ​ພະ​ລັງ​ງານ​ສູງ​, ຄວາມ​ຖີ່​ສູງ​, ແລະ​ອຸນ​ຫະ​ພູມ​ສູງ​ເອ​ເລັກ​ໂຕຣ​ນິກ​ໃນ​ຂະ​ແຫນງ​ການ​ຍານ​ຍົນ​, ພະ​ລັງ​ງານ​ທົດ​ແທນ​, ແລະ​ອາ​ວະ​ກາດ​. ຫຼັກຊັບຂອງພວກເຮົາກວມເອົາ polytypes ທີ່ສໍາຄັນແລະ doping schemes - nitrogen-doped 4H (4H-N), ຄວາມບໍລິສຸດເຄິ່ງ insulating ສູງ (HPSI), ໄນໂຕຣເຈນ doped 3C (3C-N), ແລະ p-type 4H/6H (4H/6H-P) — ສະເຫນີໃນສາມຊັ້ນຄຸນນະພາບ: ອຸປະກອນ PRIME (ການຍ່ອຍສະຫຼາຍ, ຂັດຢ່າງເຕັມສ່ວນ, ຂັດຫຼືຂັດ. ການ​ທົດ​ລອງ​ຂະ​ບວນ​ການ​)​, ແລະ​ການ​ຄົ້ນ​ຄວ້າ (ຊັ້ນ​ເອ​ກະ​ສານ​ທີ່​ກໍາ​ນົດ​ເອງ​ແລະ​ໂປຣ​ໄຟລ doping ສໍາ​ລັບ R&D​)​. ເສັ້ນຜ່າສູນກາງ wafer span 2″, 4″, 6″, 8″, ແລະ 12″ ເພື່ອໃຫ້ເຫມາະສົມກັບທັງສອງເຄື່ອງມື legacy ແລະ fabs ກ້າວຫນ້າທາງດ້ານ. ພວກເຮົາຍັງສະຫນອງ boules monocrystalline ແລະໄປເຊຍກັນຂອງເມັດທີ່ຊັດເຈນເພື່ອສະຫນັບສະຫນູນການຂະຫຍາຍຕົວໄປເຊຍກັນໃນເຮືອນ.

wafers 4H-N ຂອງພວກເຮົາມີຄວາມຫນາແຫນ້ນຂອງຜູ້ໃຫ້ບໍລິການຈາກ 1 × 10¹⁶ຫາ 1 × 10¹⁹ cm⁻³ ແລະຄວາມຕ້ານທານຂອງ 0.01–10 Ω·cm, ສະຫນອງການເຄື່ອນທີ່ຂອງເອເລັກໂຕຣນິກທີ່ດີເລີດແລະການທໍາລາຍພື້ນທີ່ສູງກວ່າ 2 MV/cm — ເຫມາະສໍາລັບ Schottky diodes, JFETs, ແລະ MOSFETs. ແຜ່ນຮອງ HPSI ເກີນ 1 × 10¹² Ω·cm ຄວາມຫນາແຫນ້ນຂອງ micropipe ຕ່ໍາກວ່າ 0.1 cm⁻², ຮັບປະກັນການຮົ່ວໄຫຼຫນ້ອຍທີ່ສຸດສໍາລັບອຸປະກອນ RF ແລະ microwave. Cubic 3C-N, ມີຢູ່ໃນຮູບແບບ 2″ ແລະ 4″, ເປີດໃຊ້ heteroepitaxy ໃນຊິລິໂຄນແລະສະຫນັບສະຫນູນຄໍາຮ້ອງສະຫມັກ photonic ໃຫມ່ແລະ MEMS. P-type 4H/6H-P wafers, doped ດ້ວຍອາລູມິນຽມເຖິງ 1×10¹⁶–5×10¹⁸ cm⁻³, ອໍານວຍຄວາມສະດວກສະຖາປັດຕະຍະກໍາອຸປະກອນເສີມ.

SiC wafer, PRIME wafers ຜ່ານການຂັດດ້ວຍສານເຄມີ - ກົນຈັກເພື່ອຄວາມຫຍາບຂອງພື້ນຜິວ RMS <0.2 nm, ຄວາມແຕກຕ່າງຄວາມຫນາທັງຫມົດພາຍໃຕ້ 3 µm, ແລະ bow <10 µm. DUMMY substrates ເລັ່ງການປະກອບແລະການທົດສອບການຫຸ້ມຫໍ່, ໃນຂະນະທີ່ wafers ການຄົ້ນຄວ້າມີຄວາມຫນາ epi-layer ຂອງ 2-30 µm ແລະ doping ຕາມຄວາມຕ້ອງການ. ຜະລິດຕະພັນທັງຫມົດແມ່ນໄດ້ຮັບການຢັ້ງຢືນໂດຍ X-ray diffraction (rocking curve <30 arcsec) ແລະ Raman spectroscopy, ດ້ວຍການທົດສອບໄຟຟ້າ - ການວັດແທກຫ້ອງ, C–V profileing, ແລະການສະແກນ micropipe - ຮັບປະກັນການປະຕິບັດຕາມ JEDEC ແລະ SEMI.

Boules ທີ່ມີເສັ້ນຜ່າກາງເຖິງ 150 ມມແມ່ນປູກຜ່ານ PVT ແລະ CVD ທີ່ມີຄວາມຫນາແຫນ້ນຂອງ dislocation ຕ່ໍາກວ່າ 1 × 10³ cm⁻²ແລະຈໍານວນ micropipe ຕ່ໍາ. ແກ່ນໄປເຊຍກັນຖືກຕັດພາຍໃນ 0.1° ຂອງແກນ c ເພື່ອຮັບປະກັນການຈະເລີນເຕີບໂຕທີ່ສາມາດແຜ່ພັນໄດ້ ແລະໃຫ້ຜົນຜະລິດສູງ.

ໂດຍການລວມເອົາ polytypes ຫຼາຍຊະນິດ, doping variants, ເກຣດຄຸນນະພາບ, ຂະໜາດ SiC wafer, ແລະ boule in the house and seed-crystal production, SiC substrate platforms ຂອງພວກເຮົາປັບປຸງລະບົບຕ່ອງໂສ້ການສະຫນອງ ແລະເລັ່ງການພັດທະນາອຸປະກອນສໍາລັບຍານພາຫະນະໄຟຟ້າ, smart grids, ແລະ harsh-environment applications.

ບົດຄັດຫຍໍ້ຂອງ SiC wafer

 Silicon carbide (SiC) wafersໄດ້ກາຍເປັນ substrate SiC ຂອງທາງເລືອກສໍາລັບການໄຟຟ້າສູງ, ຄວາມຖີ່ສູງ, ແລະອຸນຫະພູມສູງເອເລັກໂຕຣນິກໃນທົ່ວຂະແຫນງການລົດຍົນ, ພະລັງງານທົດແທນ, ແລະຍານອາວະກາດ. ຫຼັກຊັບຂອງພວກເຮົາກວມເອົາ polytypes ທີ່ສໍາຄັນແລະ doping schemes - ຝຸ່ນໄນໂຕຣເຈນ 4H (4H-N), ເຄິ່ງ insulating ຄວາມບໍລິສຸດສູງ (HPSI), ໄນໂຕຣເຈນ doped 3C (3C-N), ແລະ p-type 4H / 6H (4H / 6H-P) - ສະເຫນີໃນສາມຊັ້ນຄຸນະພາບ: SiC wafer.PRIME (ຂັດຢ່າງສົມບູນ, ຊັ້ນຮອງຊັ້ນອຸປະກອນ), DUMMY (ຂັດ ຫຼື ບໍ່ຂັດມັນສຳລັບການທົດລອງຂະບວນການ), ແລະ ການຄົ້ນຄວ້າ (ຊັ້ນຂໍ້ມູນແບບກຳນົດເອງ ແລະໂປຣໄຟລ doping ສໍາລັບ R&D). ເສັ້ນຜ່າສູນກາງ SiC Wafer span 2″, 4″, 6″, 8″, ແລະ 12″ ເພື່ອໃຫ້ເຫມາະສົມກັບທັງສອງເຄື່ອງມື legacy ແລະ fabs ກ້າວຫນ້າ. ພວກເຮົາຍັງສະຫນອງ boules monocrystalline ແລະໄປເຊຍກັນຂອງເມັດທີ່ຊັດເຈນເພື່ອສະຫນັບສະຫນູນການຂະຫຍາຍຕົວໄປເຊຍກັນໃນເຮືອນ.

wafers 4H-N SiC ຂອງພວກເຮົາມີຄວາມຫນາແຫນ້ນຂອງຜູ້ໃຫ້ບໍລິການຈາກ 1 × 10¹⁶ຫາ 1 × 10¹⁹ cm⁻³ ແລະຄວາມຕ້ານທານຂອງ 0.01–10 Ω·cm, ສະຫນອງການເຄື່ອນທີ່ຂອງ electron ທີ່ດີເລີດແລະການທໍາລາຍພາກສະຫນາມຂ້າງເທິງ 2 MV/cm — ເຫມາະສໍາລັບ Schottky diodes, ແລະ MOSFET. ແຜ່ນຮອງ HPSI ເກີນ 1 × 10¹² Ω·cm ຄວາມຫນາແຫນ້ນຂອງ micropipe ຕ່ໍາກວ່າ 0.1 cm⁻², ຮັບປະກັນການຮົ່ວໄຫຼຫນ້ອຍທີ່ສຸດສໍາລັບອຸປະກອນ RF ແລະ microwave. Cubic 3C-N, ມີຢູ່ໃນຮູບແບບ 2″ ແລະ 4″, ເປີດໃຊ້ heteroepitaxy ໃນຊິລິໂຄນແລະສະຫນັບສະຫນູນຄໍາຮ້ອງສະຫມັກ photonic ໃຫມ່ແລະ MEMS. SiC wafers P-type 4H/6H-P wafers, doped ດ້ວຍອາລູມິນຽມເຖິງ 1×10¹⁶–5×10¹⁸ cm⁻³, ອໍານວຍຄວາມສະດວກໃນສະຖາປັດຕະຍະກໍາອຸປະກອນເສີມ.

SiC wafer PRIME ຜ່ານການຂັດດ້ວຍສານເຄມີ-ກົນຈັກເພື່ອຄວາມຫຍາບຂອງພື້ນຜິວ RMS <0.2 nm, ຄວາມຫນາຂອງຄວາມແຕກຕ່າງກັນທັງໝົດພາຍໃຕ້ 3 µm, ແລະ bow <10 µm. DUMMY substrates ເລັ່ງການປະກອບແລະການທົດສອບການຫຸ້ມຫໍ່, ໃນຂະນະທີ່ wafers ການຄົ້ນຄວ້າມີຄວາມຫນາ epi-layer ຂອງ 2-30 µm ແລະ doping ຕາມຄວາມຕ້ອງການ. ຜະລິດຕະພັນທັງຫມົດແມ່ນໄດ້ຮັບການຢັ້ງຢືນໂດຍ X-ray diffraction (rocking curve <30 arcsec) ແລະ Raman spectroscopy, ດ້ວຍການທົດສອບໄຟຟ້າ - ການວັດແທກຫ້ອງ, C–V profileing, ແລະການສະແກນ micropipe - ຮັບປະກັນການປະຕິບັດຕາມ JEDEC ແລະ SEMI.

Boules ທີ່ມີເສັ້ນຜ່າກາງເຖິງ 150 ມມແມ່ນປູກຜ່ານ PVT ແລະ CVD ທີ່ມີຄວາມຫນາແຫນ້ນຂອງ dislocation ຕ່ໍາກວ່າ 1 × 10³ cm⁻²ແລະຈໍານວນ micropipe ຕ່ໍາ. ແກ່ນໄປເຊຍກັນຖືກຕັດພາຍໃນ 0.1° ຂອງແກນ c ເພື່ອຮັບປະກັນການຈະເລີນເຕີບໂຕທີ່ສາມາດແຜ່ພັນໄດ້ ແລະໃຫ້ຜົນຜະລິດສູງ.

ໂດຍການລວມເອົາ polytypes ຫຼາຍຊະນິດ, doping variants, ເກຣດຄຸນນະພາບ, ຂະໜາດ SiC wafer, ແລະ boule in the house and seed-crystal production, SiC substrate platforms ຂອງພວກເຮົາປັບປຸງລະບົບຕ່ອງໂສ້ການສະຫນອງ ແລະເລັ່ງການພັດທະນາອຸປະກອນສໍາລັບຍານພາຫະນະໄຟຟ້າ, smart grids, ແລະ harsh-environment applications.

ຮູບພາບຂອງ SiC wafer

ແຜ່ນຂໍ້ມູນ 6inch 4H-N type SiC wafer

 

ແຜ່ນຂໍ້ມູນ SiC wafers 6 ນິ້ວ
ພາລາມິເຕີ ພາຣາມິເຕີຍ່ອຍ ເກຣດ Z P Grade ຊັ້ນ D
ເສັ້ນຜ່າສູນກາງ   149.5–150.0 ມມ 149.5–150.0 ມມ 149.5–150.0 ມມ
ຄວາມຫນາ 4H-N 350 µm ± 15 µm 350 µm ± 25 µm 350 µm ± 25 µm
ຄວາມຫນາ 4H-SI 500 µm ± 15 µm 500 µm ± 25 µm 500 µm ± 25 µm
Wafer ປະຖົມນິເທດ   ແກນປິດ: 4.0° ໄປຫາ <11-20> ±0.5° (4H-N); ໃນແກນ: <0001> ±0.5° (4H-SI) ແກນປິດ: 4.0° ໄປຫາ <11-20> ±0.5° (4H-N); ໃນແກນ: <0001> ±0.5° (4H-SI) ແກນປິດ: 4.0° ໄປຫາ <11-20> ±0.5° (4H-N); ໃນແກນ: <0001> ±0.5° (4H-SI)
ຄວາມຫນາແຫນ້ນຂອງ Micropipe 4H-N ≤ 0.2 ຊມ⁻² ≤ 2 ຊມ⁻² ≤ 15 ຊມ⁻²
ຄວາມຫນາແຫນ້ນຂອງ Micropipe 4H-SI ≤ 1 ຊມ⁻² ≤ 5 ຊມ⁻² ≤ 15 ຊມ⁻²
ຄວາມຕ້ານທານ 4H-N 0.015–0.024 Ω·ຊມ 0.015–0.028 Ω·ຊມ 0.015–0.028 Ω·ຊມ
ຄວາມຕ້ານທານ 4H-SI ≥ 1×10¹⁰ Ω·ຊມ ≥ 1×10⁵ Ω·ຊມ  
ປະຖົມນິເທດ Flat ປະຖົມ   [10-10] ± 5.0° [10-10] ± 5.0° [10-10] ± 5.0°
ຄວາມຍາວຮາບພຽງຕົ້ນຕໍ 4H-N 47.5 ມມ ± 2.0 ມມ    
ຄວາມຍາວຮາບພຽງຕົ້ນຕໍ 4H-SI ຮອຍແຕກ    
ການຍົກເວັ້ນຂອບ     3 ມມ  
Warp/LTV/TTV/Bow   ≤2.5 µm / ≤6 µm / ≤25 µm / ≤35 µm ≤5 µm / ≤15 µm / ≤40 µm / ≤60 µm  
ຄວາມຫຍາບຄາຍ ໂປໂລຍ Ra ≤ 1 nm    
ຄວາມຫຍາບຄາຍ CMP Ra ≤ 0.2 nm   Ra ≤ 0.5 nm
ຂອບຮອຍແຕກ   ບໍ່ມີ   ຄວາມຍາວສະສົມ ≤ 20 ມມ, ດ່ຽວ ≤ 2 ມມ
ແຜ່ນ Hex   ພື້ນທີ່ສະສົມ ≤ 0.05% ພື້ນທີ່ສະສົມ ≤ 0.1% ພື້ນທີ່ສະສົມ ≤ 1%
ພື້ນທີ່ Polytype   ບໍ່ມີ ພື້ນທີ່ສະສົມ ≤ 3% ພື້ນທີ່ສະສົມ ≤ 3%
ການລວມເອົາຄາບອນ   ພື້ນທີ່ສະສົມ ≤ 0.05%   ພື້ນທີ່ສະສົມ ≤ 3%
ຮອຍຂີດຂ່ວນ   ບໍ່ມີ   ຄວາມຍາວສະສົມ ≤ 1 × ເສັ້ນຜ່າກາງ wafer
ຊິບຂອບ   ບໍ່ອະນຸຍາດ ≥ 0.2 mm width & depth   ເຖິງ 7 ຊິບ, ≤ 1 ມມແຕ່ລະຄົນ
TSD (Screw Dislocation)   ≤ 500 cm⁻²   ບໍ່ມີ
BPD (ການຍ້າຍອອກຂອງຍົນຖານ)   ≤ 1000 cm⁻²   ບໍ່ມີ
ການປົນເປື້ອນພື້ນຜິວ   ບໍ່ມີ    
ການຫຸ້ມຫໍ່   ຕູ້ເກັບມ້ຽນ wafer ຫຼາຍຫຼືຖັງ wafer ດຽວ ຕູ້ເກັບມ້ຽນ wafer ຫຼາຍຫຼືຖັງ wafer ດຽວ ຕູ້ເກັບມ້ຽນ wafer ຫຼາຍຫຼືຖັງ wafer ດຽວ

ແຜ່ນຂໍ້ມູນ 4inch 4H-N ປະເພດ SiC wafer

 

ແຜ່ນຂໍ້ມູນ 4inch SiC wafer
ພາລາມິເຕີ ສູນການຜະລິດ MPD ເກຣດການຜະລິດມາດຕະຖານ (P Grade) ເກຣດ Dummy (D Grade)
ເສັ້ນຜ່າສູນກາງ 99.5 mm–100.0 mm
ຄວາມໜາ (4H-N) 350 µm ± 15 µm   350 µm ± 25 µm
ຄວາມໜາ (4H-Si) 500 µm ± 15 µm   500 µm ± 25 µm
Wafer ປະຖົມນິເທດ Off axis: 4.0° ໄປຫາ <1120> ±0.5° ສໍາລັບ 4H-N; ໃນແກນ: <0001> ±0.5° ສໍາລັບ 4H-Si    
ຄວາມຫນາແຫນ້ນຂອງ Micropipe (4H-N) ≤0.2ຊມ⁻² ≤2ຊມ⁻² ≤15ຊມ⁻²
ຄວາມຫນາແຫນ້ນຂອງ Micropipe (4H-Si) ≤1 ຊມ⁻² ≤5ຊມ⁻² ≤15ຊມ⁻²
ຄວາມຕ້ານທານ (4H-N)   0.015–0.024 Ω·ຊມ 0.015–0.028 Ω·ຊມ
ຄວາມຕ້ານທານ (4H-Si) ≥1E10 Ω·ຊມ   ≥1E5 Ω·ຊມ
ປະຖົມນິເທດ Flat ປະຖົມ   [10-10] ±5.0°  
ຄວາມຍາວຮາບພຽງຕົ້ນຕໍ   32.5 ມມ ± 2.0 ມມ  
ຄວາມຍາວຮາບພຽງຮອງ   18.0 ມມ ± 2.0 ມມ  
ປະຖົມນິເທດແບນມັດທະຍົມ   Silicon ປະເຊີນຫນ້າ: 90° CW ຈາກ prime flat ±5.0°  
ການຍົກເວັ້ນຂອບ   3 ມມ  
LTV/TTV/ Bow Warp ≤2.5 µm/≤5 µm/≤15 µm/≤30 µm   ≤10 µm/≤15 µm/≤25 µm/≤40 µm
ຄວາມຫຍາບຄາຍ ໂປແລນ Ra ≤1 nm; CMP Ra ≤0.2 nm   Ra ≤0.5 nm
ຂອບຮອຍແຕກໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ມີ ບໍ່ມີ ຄວາມຍາວສະສົມ ≤10 ມມ; ຄວາມຍາວດຽວ ≤2 ມມ
ແຜ່ນ Hex ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ພື້ນທີ່ສະສົມ ≤0.05% ພື້ນທີ່ສະສົມ ≤0.05% ພື້ນທີ່ສະສົມ ≤0.1%
ພື້ນທີ່ Polytype ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ມີ   ພື້ນທີ່ສະສົມ ≤3%
ການລວມ Carbon Visual ພື້ນທີ່ສະສົມ ≤0.05%   ພື້ນທີ່ສະສົມ ≤3%
ຮອຍຂີດຂ່ວນຂອງພື້ນຜິວ Silicon ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ມີ   ຄວາມຍາວສະສົມ ≤1 ເສັ້ນຜ່າສູນກາງ wafer
Edge Chips ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ອະນຸຍາດໃຫ້ມີ ≥0.2 mm width ແລະຄວາມເລິກ   5 ອະນຸຍາດ, ≤1ມມແຕ່ລະຄົນ
ການປົນເປື້ອນພື້ນຜິວ Silicon ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ມີ    
ການເລື່ອນສະກູຂອງ threading ≤500 ຊມ⁻² ບໍ່ມີ  
ການຫຸ້ມຫໍ່ ຕູ້ເກັບມ້ຽນ wafer ຫຼາຍຫຼືຖັງ wafer ດຽວ ຕູ້ເກັບມ້ຽນ wafer ຫຼາຍຫຼືຖັງ wafer ດຽວ ຕູ້ເກັບມ້ຽນ wafer ຫຼາຍຫຼືຖັງ wafer ດຽວ

ແຜ່ນຂໍ້ມູນ 4inch HPSI ປະເພດ SiC wafer

 

ແຜ່ນຂໍ້ມູນ 4inch HPSI ປະເພດ SiC wafer
ພາລາມິເຕີ ເກຣດການຜະລິດ MPD (Z Grade) ເກຣດການຜະລິດມາດຕະຖານ (P Grade) ເກຣດ Dummy (D Grade)
ເສັ້ນຜ່າສູນກາງ   99.5–100.0 ມມ  
ຄວາມໜາ (4H-Si) 500 µm ± 20 µm   500 µm ± 25 µm
Wafer ປະຖົມນິເທດ Off axis: 4.0° ໄປຫາ <11-20> ±0.5° ສໍາລັບ 4H-N; ໃນແກນ: <0001> ±0.5° ສໍາລັບ 4H-Si
ຄວາມຫນາແຫນ້ນຂອງ Micropipe (4H-Si) ≤1 ຊມ⁻² ≤5ຊມ⁻² ≤15ຊມ⁻²
ຄວາມຕ້ານທານ (4H-Si) ≥1E9 Ω·ຊມ   ≥1E5 Ω·ຊມ
ປະຖົມນິເທດ Flat ປະຖົມ (10-10) ±5.0°
ຄວາມຍາວຮາບພຽງຕົ້ນຕໍ 32.5 ມມ ± 2.0 ມມ
ຄວາມຍາວຮາບພຽງຮອງ 18.0 ມມ ± 2.0 ມມ
ປະຖົມນິເທດແບນມັດທະຍົມ Silicon ປະເຊີນຫນ້າ: 90° CW ຈາກ prime flat ±5.0°
ການຍົກເວັ້ນຂອບ   3 ມມ  
LTV/TTV/ Bow Warp ≤3 µm/≤5 µm/≤15 µm/≤30 µm   ≤10 µm/≤15 µm/≤25 µm/≤40 µm
ຄວາມຫຍາບ (C face) ໂປໂລຍ Ra ≤1 nm  
ຄວາມຫຍາບຄາຍ (Si face) CMP Ra ≤0.2 nm Ra ≤0.5 nm
ຂອບຮອຍແຕກໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ມີ   ຄວາມຍາວສະສົມ ≤10 ມມ; ຄວາມຍາວດຽວ ≤2 ມມ
ແຜ່ນ Hex ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ພື້ນທີ່ສະສົມ ≤0.05% ພື້ນທີ່ສະສົມ ≤0.05% ພື້ນທີ່ສະສົມ ≤0.1%
ພື້ນທີ່ Polytype ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ມີ   ພື້ນທີ່ສະສົມ ≤3%
ການລວມ Carbon Visual ພື້ນທີ່ສະສົມ ≤0.05%   ພື້ນທີ່ສະສົມ ≤3%
ຮອຍຂີດຂ່ວນຂອງພື້ນຜິວ Silicon ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ມີ   ຄວາມຍາວສະສົມ ≤1 ເສັ້ນຜ່າສູນກາງ wafer
Edge Chips ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ອະນຸຍາດໃຫ້ມີ ≥0.2 mm width ແລະຄວາມເລິກ   5 ອະນຸຍາດ, ≤1ມມແຕ່ລະຄົນ
ການປົນເປື້ອນພື້ນຜິວ Silicon ໂດຍແສງສະຫວ່າງທີ່ມີຄວາມເຂັ້ມຂຸ້ນສູງ ບໍ່ມີ   ບໍ່ມີ
Screw dislocation ≤500 ຊມ⁻² ບໍ່ມີ  
ການຫຸ້ມຫໍ່   ຕູ້ເກັບມ້ຽນ wafer ຫຼາຍຫຼືຖັງ wafer ດຽວ  

ຄໍາຮ້ອງສະຫມັກ SiC wafer

 

  • ໂມດູນພະລັງງານ SiC Wafer ສໍາລັບ EV Inverters
    SiC wafer-based MOSFETs ແລະ diodes ສ້າງຂຶ້ນໃນ substrates SiC wafer ຄຸນນະພາບສູງສົ່ງການສູນເສຍການສະຫຼັບຕ່ໍາສຸດ. ໂດຍການໃຊ້ເທັກໂນໂລຍີ SiC wafer, ໂມດູນພະລັງງານເຫຼົ່ານີ້ເຮັດວຽກຢູ່ໃນແຮງດັນແລະອຸນຫະພູມທີ່ສູງຂຶ້ນ, ເຮັດໃຫ້ມັນມີປະສິດທິພາບຫຼາຍຂຶ້ນ. ການປະສົມປະສານ SiC wafer ຕາຍເຂົ້າໄປໃນຂັ້ນຕອນພະລັງງານຫຼຸດຜ່ອນຄວາມຕ້ອງການຄວາມເຢັນແລະຮອຍຕີນ, ສະແດງໃຫ້ເຫັນທ່າແຮງອັນເຕັມທີ່ຂອງນະວັດຕະກໍາ SiC wafer.

  • ອຸປະກອນ RF ແລະ 5G ຄວາມຖີ່ສູງໃນ SiC Wafer
    ເຄື່ອງຂະຫຍາຍສຽງ RF ແລະສະວິດທີ່ຜະລິດຢູ່ໃນແພລະຕະຟອມ SiC wafer ເຄິ່ງ insulating ສະແດງໃຫ້ເຫັນການນໍາຄວາມຮ້ອນທີ່ເຫນືອກວ່າແລະແຮງດັນການທໍາລາຍ. SiC wafer substrate ຫຼຸດຜ່ອນການສູນເສຍ dielectric ໃນຄວາມຖີ່ GHz, ໃນຂະນະທີ່ຄວາມເຂັ້ມແຂງວັດສະດຸຂອງ SiC wafer ອະນຸຍາດໃຫ້ສໍາລັບການດໍາເນີນງານທີ່ຫມັ້ນຄົງພາຍໃຕ້ສະພາບພະລັງງານສູງ, ອຸນຫະພູມສູງ - ເຮັດໃຫ້ SiC wafer ເປັນ substrate ຂອງທາງເລືອກສໍາລັບສະຖານີຖານ 5G ລຸ້ນຕໍ່ໄປແລະລະບົບ radar.

  • Optoelectronic & LED Substrates ຈາກ SiC Wafer
    ໄຟ LED ສີຟ້າແລະ UV ທີ່ປູກຢູ່ເທິງຊັ້ນຍ່ອຍ SiC wafer ໄດ້ຮັບຜົນປະໂຫຍດຈາກການຈັບຄູ່ເສັ້ນດ່າງທີ່ດີເລີດແລະການລະບາຍຄວາມຮ້ອນ. ການນໍາໃຊ້ wafer C-face SiC ຂັດໃຫ້ແນ່ໃຈວ່າຊັ້ນ epitaxial ເປັນເອກະພາບ, ໃນຂະນະທີ່ຄວາມແຂງຂອງ SiC wafer ຊ່ວຍໃຫ້ບາງ wafer ລະອຽດແລະການຫຸ້ມຫໍ່ອຸປະກອນທີ່ເຊື່ອຖືໄດ້. ນີ້ເຮັດໃຫ້ SiC wafer ເປັນແພລະຕະຟອມໄປເຖິງສໍາລັບຄໍາຮ້ອງສະຫມັກ LED ທີ່ມີພະລັງງານສູງ, ຕະຫຼອດຊີວິດ.

ຖາມ-ຕອບຂອງ SiC wafer

1. Q: SiC wafers ຜະລິດແນວໃດ?


A:

SiC wafers ຜະລິດຂັ້ນຕອນລະອຽດ

  1. SiC wafersການກະກຽມວັດຖຸດິບ

    • ໃຊ້ຝຸ່ນ SiC ≥5N-grade ( impurities ≤1 ppm).
    • Sieve ແລະກ່ອນອົບເພື່ອເອົາທາດປະສົມຄາບອນຫຼືໄນໂຕຣເຈນທີ່ຕົກຄ້າງ.

  1. SiCການກະກຽມແກ່ນ Crystal

    • ເອົາຊິ້ນສ່ວນຂອງ 4H-SiC ກ້ອນດຽວ, ຕັດຕາມແນວ 〈0001〉 ເປັນ ~ 10 × 10 mm².

    • ຄວາມຊັດເຈນຂັດກັບ Ra ≤0.1 nm ແລະຫມາຍການປະຖົມນິເທດໄປເຊຍກັນ.

  2. SiCການຂະຫຍາຍຕົວ PVT (ການຂົນສົ່ງອາຍພິດທາງກາຍ)

    • Load graphite crucible: ດ້ານລຸ່ມດ້ວຍຝຸ່ນ SiC, ເທິງດ້ວຍເມັດເມັດ.

    • ອົບພະຍົບໄປສູ່ 10⁻³–10⁻⁵ Torr ຫຼື backfill ດ້ວຍ helium ຄວາມບໍລິສຸດສູງຢູ່ທີ່ 1 atm.

    • ເຂດແຫຼ່ງຄວາມຮ້ອນເຖິງ 2100–2300 ℃, ຮັກສາເຂດແກ່ນ 100–150 ℃ cooler.

    • ຄວບຄຸມອັດຕາການຂະຫຍາຍຕົວຢູ່ທີ່ 1–5 ມມ/ຊມ ເພື່ອດຸ່ນດ່ຽງຄຸນນະພາບ ແລະ ຜົນຜະລິດ.

  3. SiCIngot Annealing

    • ຖົມ​ເມັດ SiC ທີ່​ປູກ​ຢູ່​ທີ່ 1600–1800 ℃​ເປັນ​ເວ​ລາ 4–8 ຊົ່ວ​ໂມງ​.

    • ຈຸດປະສົງ: ບັນເທົາຄວາມກົດດັນຄວາມຮ້ອນແລະຫຼຸດຜ່ອນຄວາມຫນາແຫນ້ນຂອງ dislocation.

  4. SiCການຊອຍ Wafer

    • ໃຊ້ເລື່ອຍຕັດເສັ້ນລວດເພັດຕັດເປັນແຜ່ນໜາ 0.5–1 ມມ.

    • ຫຼຸດການສັ່ນສະເທືອນ ແລະ ແຮງບິດຂ້າງຕົວເພື່ອຫຼີກເວັ້ນການເກີດຮອຍແຕກຂອງຈຸນລະພາກ.

  5. SiCWaferຂັດ & ຂັດ

    • ຂັດຫຍາບເພື່ອກໍາຈັດຄວາມເສຍຫາຍຂອງເລື່ອຍ (ຄວາມຫຍາບ ~ 10-30 µm).

    • ການຂັດລະອຽດເພື່ອບັນລຸຄວາມຮາບພຽງ ≤5 µm.

    • ການຂັດເຄມີ-ກົນຈັກ (CMP)ເພື່ອບັນລຸການສໍາເລັດຮູບຄ້າຍຄືກະຈົກ (Ra ≤0.2 nm).

  6. SiCWaferທໍາຄວາມສະອາດ ແລະກວດກາ

    • ການທໍາຄວາມສະອາດ ultrasonicໃນການແກ້ໄຂ Piranha (H₂SO₄:H₂O₂), ນ້ຳ DI, ຈາກນັ້ນ IPA.

    • XRD/Raman spectroscopyເພື່ອຢືນຢັນ polytype (4H, 6H, 3C).

    • Interferometryເພື່ອວັດແທກຄວາມຮາບພຽງ (<5 µm) ແລະ warp (<20 µm).

    • ການສືບສວນສີ່ຈຸດເພື່ອທົດສອບຄວາມຕ້ານທານ (ເຊັ່ນ: HPSI ≥10⁹ Ω·cm).

    • ການກວດກາຂໍ້ບົກພ່ອງພາຍໃຕ້ກ້ອງຈຸລະທັດແສງຂົ້ວໂລກ ແລະເຄື່ອງທົດສອບຮອຍຂີດຂ່ວນ.

  7. SiCWaferການຈັດປະເພດ & ການຈັດລຽງ

    • ຄັດ wafers ໂດຍ polytype ແລະປະເພດໄຟຟ້າ:

      • 4H-SiC N-type (4H-N): ຄວາມເຂັ້ມຂຸ້ນຂອງຜູ້ໃຫ້ບໍລິການ 10¹⁶–10¹⁸ cm⁻³

      • 4H-SiC ຄວາມບໍລິສຸດເຄິ່ງ insulating (4H-HPSI): ຄວາມຕ້ານທານ ≥10⁹ Ω·cm

      • 6H-SiC N-type (6H-N)

      • ອື່ນໆ: 3C-SiC, P-type, ແລະອື່ນໆ.

  8. SiCWaferການຫຸ້ມຫໍ່ & ການຂົນສົ່ງ

    • ວາງໄວ້ໃນກ່ອງ wafer ທີ່ສະອາດ, ບໍ່ມີຝຸ່ນ.

    • ຕິດປ້າຍແຕ່ລະກ່ອງດ້ວຍເສັ້ນຜ່າສູນກາງ, ຄວາມຫນາ, ໂພລີຊະນິດ, ລະດັບຄວາມຕ້ານທານ, ແລະຈໍານວນຊຸດ.

      SiC wafers

2. ຖາມ: ຂໍ້ໄດ້ປຽບທີ່ສໍາຄັນຂອງ SiC wafers ຫຼາຍກວ່າ silicon wafers ແມ່ນຫຍັງ?


A: ເມື່ອປຽບທຽບກັບ wafers ຊິລິໂຄນ, SiC wafers ເປີດໃຊ້:

  • ການດໍາເນີນງານແຮງດັນທີ່ສູງຂຶ້ນ(> 1,200 V) ທີ່ມີຄວາມຕ້ານທານຕ່ໍາ.

  • ຄວາມຫມັ້ນຄົງຂອງອຸນຫະພູມສູງຂຶ້ນ(> 300 °C) ແລະປັບປຸງການຄຸ້ມຄອງຄວາມຮ້ອນ.

  • ຄວາມ​ໄວ​ສະ​ຫຼັບ​ໄວ​ຂຶ້ນ​ມີການສູນເສຍການສະຫຼັບຕ່ໍາ, ຫຼຸດຜ່ອນຄວາມເຢັນລະດັບລະບົບແລະຂະຫນາດໃນຕົວແປງພະລັງງານ.

4. ຖາມ: ຂໍ້ບົກພ່ອງທົ່ວໄປໃດທີ່ມີຜົນກະທົບຕໍ່ຜົນຜະລິດແລະການປະຕິບັດຂອງ SiC wafer?


A: ຂໍ້ບົກພ່ອງຕົ້ນຕໍໃນ SiC wafers ປະກອບມີ micropipes, basal plane dislocations (BPDs), ແລະ scratches ດ້ານ. Micropipes ສາມາດເຮັດໃຫ້ເກີດຄວາມລົ້ມເຫຼວຂອງອຸປະກອນໄພພິບັດ; BPDs ເພີ່ມຄວາມຕ້ານທານໃນໄລຍະເວລາ; ແລະຮອຍຂີດຂ່ວນຂອງພື້ນຜິວນໍາໄປສູ່ການແຕກຫັກຂອງ wafer ຫຼືການຂະຫຍາຍຕົວຂອງ epitaxial ທີ່ບໍ່ດີ. ດັ່ງນັ້ນ, ການກວດກາຢ່າງເຂັ້ມງວດແລະການຫຼຸດຜ່ອນຂໍ້ບົກພ່ອງແມ່ນມີຄວາມຈໍາເປັນເພື່ອເຮັດໃຫ້ຜົນຜະລິດ SiC wafer ສູງສຸດ.

ເວລາປະກາດ: ມິຖຸນາ-30-2025
ກົດ enter ເພື່ອຊອກຫາຫຼື ESC ເພື່ອປິດ